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正社員 イーキャリアFA

設計(正社員) / 会社名非公開

会社名非公開 求人ID:15282120

企業メッセージ

Verilog-HDL,VHDLを用いた論理設計経験、論理検証経験、SystemVerilogを用いた検証経験があると尚可

画像処理経験希望(信号処理ではなく画像系フォーマット信号の扱い経験)

募集要項

募集職種 技術職(電気、電子、機械) > 研究、特許、テクニカルマーケティングほか > 研究、特許、テクニカルマーケティング職(その他)
雇用形態 正社員
勤務時間 -
勤務地 東京都品川区

(最寄駅:JR五反田駅)
交通 -
給与 年収 400万円~500万円まで
待遇・福利厚生 【年収】

400万?500万



【月収】

30万?40万



【勤務時間】

9:00?18:00



【月平均時間外】

30
休日・休暇 詳細は面談時にお伝えします

応募方法

応募資格 画像処理の設計・検証の経験がある方※RTL設計検証

特に検証の経験が重要となります。

仕様書から検証項目抽出、テストベンチ作成、シミュレーション実行、コードカバレッジ、機能カバレッジ解析



【補足】

最近は組織の中に若いメンバーの受入も開始した様子。

未経験の場合は、コミュニケーション能力や知識欲、協調性で人柄で採用になる可能性あり(少なくとも半導体業界に対する本人の意向は大事)。



【未経験の可否】



50歳以下
【年齢制限理由】
長期勤続によるキャリア形成を図る観点から、若年者等を期間の定めのない労働契約の対象として募集・採用するため
選考プロセス -

企業情報

会社名称 会社名非公開
事業内容 詳細は面談時にお伝えします
代表者 -
設立 -
資本金 -
従業員数 -
平均年齢 -
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