NEW 正社員
掲載予定期間:2025/2/13(木)〜2025/5/14(水)
【京都】Soc開発・半導体(LSI)設計・検証エンジニア/最先端半導体分野/在宅勤務OK/WEB面接
【京都/在宅勤務可能/有休消化率80%/残業0~15時間/WLB重視/福利厚生サービス/働きやすい環境/中途活躍事例多数】
■業務詳細:
半導体の論理設計、検証およびツール開発業務をご担当頂きます。3-4名のチームでプロジェクトに携わります。入社後はOJTで先輩と業務を行うので安心です。
仕様検討・作成→RTL実装→検証仕様作成→検証実施の一連の流れ
*ツール開発:これまでの実経験に基づく、開発・検証効率を大幅に向上させるシミレーションアクセラレータおよび機能レベルでのテストパターン自動生成などの開発(GUIやHW-IPを含む)
作業環境:Linux/UNIX
言語:SystemVelirog、Verilog-HDL、VHDL、C/C++、Python
Simulator/EDA: VCS、IES、QuestaSIMをはじめフォーマルベリファイアなど各種EDA
■働きやすさ
・残業を良しとしないのが社内の共通認識なので、月残業時間は0から15時間前後です。限られた時間でのパフォーマンス向上を重視しており、条件付きでリモートワークも可能です。
・子育て世代のエンジニアが大半を占める中、産休・育休実績もあり、世の中に先行してワークライフバランスのとれた環境を実現しています。社員の有給休暇平均取得率は約80%です。
■将来性
AIを本格的に活用する時代が到来し、その中核を担う技術が半導体です。世界の最先端を走る企業が独自の高集積半導体開発にしのぎを削る中、当社の検証技術の重要性はますます高まり、多くの場面でその価値が認められています。国内では最先端プロセスの製造ロードマップは整いつつありますが、設計や品質の加速を急がなければならない段階です。設計技術はもちろん、その設計品質を保証する検証技術、そしてそれを支える技術者の育成がこれからの成長の鍵となります。
・最先端大規模SoCにおいて、SystemVerilogを採用し、制約付きランダムテストやアサーションといった最新の検証技術を駆使した再利用可能な検証環境を構築・実装した経験が顧客から高い評価を得ています。
・自社製品としてシミュレーション・アクセラレータ、インテリジェント・テストジェネレータなどのツール開発を行い、事業を拡大しています。
変更の範囲:会社の定める業務
【チーム/組織構成】
【その他製品・プロジェクト事例】
【利用するツール・ソフト等】
募集職種 |
技術職(電気、電子、機械) > 回路・システム設計 > 回路設計(デジタル) 技術職(電気、電子、機械) > 半導体設計 > デジタルIC設計(ロジック) |
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雇用形態 | 正社員
<雇用形態補足> 期間の定め:無 補足事項なし <試用期間> 3ヶ月 補足事項なし |
勤務時間 | <労働時間区分> フレックスタイム制 コアタイム:11:00~16:00 休憩時間:60分(12:00~13:00) 時間外労働有無:有 <標準的な勤務時間帯> 9:00~18:00 |
勤務地 | <勤務地詳細> 京都技術センター 住所:京都府相楽郡精華町光台1丁目7 勤務地最寄駅:近鉄京都線/新祝園駅 受動喫煙対策:屋内全面禁煙 変更の範囲:会社の定める事業所(リモートワーク含む) |
交通 | <転勤> 無 原則的に転勤の予定はありません。リモートオフィス(在宅勤務)の検討も可能です。※但し、ジュニアレベルは除外など諸条件有り <在宅勤務・リモートワーク> 相談可 <オンライン面接> 可 |
給与 | <予定年収> 500万円~800万円 <賃金形態> 年俸制 ■特記事項なし <賃金内訳> 年額(基本給):4,053,600円~6,483,600円 固定残業手当/月:79,200円~126,700円(固定残業時間30時間0分/月) 超過した時間外労働の残業手当は追加支給 <月額> 417,000円~667,000円(12分割)(一律手当を含む) <昇給有無> 有 <残業手当> 有 <給与補足> 給与は完全年俸制 年齢・経験・スキルを考慮の上、同社規定に従い給与を決定 賃金はあくまでも目安の金額であり、選考を通じて上下する可能性があります。 月給(月額)は固定手当を含めた表記です。 |
待遇・福利厚生 | 通勤手当、健康保険、厚生年金保険、雇用保険、労災保険 <各手当・制度補足> 通勤手当:通勤交通費全額支給、出張手当 社会保険:各種社会保険完備 <定年> 60歳 再雇用制度あり(65歳まで) <副業> 可 <育休取得実績> 有 <教育制度・資格補助補足> OJT <その他補足> 利益還元型ボーナス制度 ストックオプション 福利厚生サービス(NOMURA WORK-LIFE PLUS/クラブオフ) 服装自由 |
休日・休暇 | 【休日・休暇】 完全週休2日制(休日は土日祝日) 年間有給休暇15日~20日(下限日数は、入社半年経過後の付与日数となります) 年間休日日数120日 土・日・祝日、年末年始(12/29-1/4)、有給休暇、特別休暇(慶弔休暇など) |
応募資格 | <最終学歴>大学院、大学、専修・各種学校、高等専門学校卒以上 <応募資格/応募条件> 【必須要件】 ・1年以上のHDL(Verilog-HDL/VHDL)設計の経験〈ASIC、FPGAなど〉 【歓迎要件】 *SystemVerilogを含むHDLを使用した設計や検証の実務経験 *UVMを使用した検証環境構築の経験 *機能検証や論理設計に関する基礎知識、または関連プロジェクトの経験 *スクリプト言語(Python、Tclなど)を用いた開発環境の自動化スキル *プロセッサのソフトウェア開発経験 *ソフトウェアの観点からハードウェア検証を支援する技術や経験 |
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応募方法 | このページ内の「応募」ボタンよりご応募ください。 |
選考プロセス | - |
会社名称 | 株式会社ベリフォア |
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所在地 | 〒240-0005 神奈川県横浜市保土ヶ谷区神戸町134 横浜ビジネスパーク ウエストタワー7F |
事業内容 | =事業内容= ・AI、プロセッサ(ARM, RISC-Vなど)、イメージング技術を含む最先端半導体分野における機能検証および論理設計 ・自動運転やHPC(High-Performance Computing)など次世代技術を支える高機能SoCの検証プロジェクトへの参画 ・検証プロセスを効率化する独自のアクセラレーションツールの開発と、その技術革新への貢献 |
代表者 | - |
URL | http://www.verifore.jp/ |
設立 | 年2007年9月 |
資本金 | 49百万円 |
売上 | - |
従業員数 | 19名 |
平均年齢 | 46歳 |
主要取引先 | - |
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