【キオクシア株式会社】【横浜】BiCS フラッシュメモリチップ設計開発※1回面接（正社員）

●高速I/O（アナログ/PHY）設計・仕様策定
・JEDEC規格に準拠した次世代プロトコルの物理層（I/O Cell, PHY）設計。
・I/O、ESD保護回路を含むアナログ回路の最適化。
・単なる規格準拠に留まらず、競合優位性を生む「圧倒的な低消費電力」を実現するための新規回路アーキテクチャの検討。
●高速データパス（Critical Path）の構築
・チップ外部から受け取ったコマンド・アドレス・データを、内部の各メモリブロックへ損失なく高速転送するデータパス設計（Mux/DeMux, Buffer, Decoder等）。
・タイミングバジェットが極めて厳しい環境下でのクリティカルパス設計とタイミング収束の完遂。
●フロントエンド検証（回路シミュレーション）
・Cadence Virtuoso等のツールを用いた回路設計およびSpectre/HSPICEによるシミュレーション。
・チップ全体ネットリストに対するテストベンチ構築、およびDirect Test用の検証ベクタ作成、実行。
●バックエンド連携・実Si近似検証（Back-Annotated Sim）
・レイアウト設計者と連携し、物理構造に起因する寄生成分（RC）の低減を指示。
・PEX（寄生抽出）後の情報を用いたBack-Annotatedシミュレーションの実施。
・ナノメートル単位の物理制約を考慮した、実Si（シリコン）に限りなく近い状態でのロバストな動作保証。
・プロジェクト遂行と階層設計
・小規模ブロックのスクラッチ設計から、上位階層における大規模チームでの分担開発、及び技術リード。

【期待する役割】
AI市場の爆発的成長に伴い、さらなる高速化・低消費電力化が求められる次世代3次元フラッシュメモリ（BiCS FLASH?）のチップ設計開発を主導いただきます。 特に、外部コントローラとのインターフェース部（PHY）からチップ内部の高速データ転送を担うデータパス回路まで、チップ全体の性能を決定づける最重要ブロックのアナログ・デジタル混在回路設計・検証が主戦場となります。

【採用背景】
AI需要が伸びている現在、BiCS Flash Memoryにも従来より高速なデータ処理を求められています。BiCS Memory Cell への書き込み・読み出し速度の向上と同時に、チップへの書き込み・読み出すデー…